FSM State 개수 문의드립니다

[dmacproj2]

안녕하세요, TA님.
우선 많은 인원의 다양한 경우의 수를 신경써주시고
안내해주셔서 감사드립니다.

금일 공지해주신
제한 조건 1번에서
FSM은 다음의 STATE '이상'을 포함할경우
채점기준 1) 의 점수만 부여된다고 확인하였습니다.

각채널(AR, RDATA, AW, WDATA)에 대해
IDLE - BUSY - WAIT 와 같이
STATE개수가 3개 부터가
1)의 점수만 받게 되는것인지 문의드립니다.

즉, 각채널(AR, RDATA, AW, WDATA)마다
STATE가 2개씩만 존재해야되는건가요?

[Park-So-Young]

제가 공지에서 의미한 채널당 IDLE -> BUSY -> WAIT 까지의 FSM만 가능하다고 말씀 드린 것은,
AXI의 AR, R, AW, W, B 채널을 의미한 것이 아니라 multi-channel DMAC의 channel 0~3을 의미한 것입니다.

같은 channel id에서의 transaction은 in-order로 처리되어야 하기 때문에, 그것을 위한 control이 필요할 수도 있어
해당 사안에 대하여 IDLE -> BUSY -> WAIT 정도의 FSM control만을 허용한 것입니다.

즉 DMAC를 FIFO와 Arbiter, 기타 간단한 combinational logic, counter 등을 사용하여 구현해주시면 됩니다.
기존처럼 READ address를 내보내는 state, READ data를 읽어오는 state 이런 식으로 구분하여 각각의 state에 따라 output을 주는지난 lab 과제와 거의 다를 바가 없는 FSM 구현은 피해주시면 되겠습니다.

혹시 더 질문이 있으신가요?

[dmacproj2]

답변 감사드립니다!
말씀 주신 내용을 바탕으로 설계해보도록 하겠습니다^^