riscv/sim.do at master · StrideZhou/riscv · GitHub

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
#==============================================
# clear
#==============================================
quit -sim
.main clear

#==============================================
# Create work library
#==============================================
vlib work
vmap work work

#================================================================
# Compiling
#================================================================
vlog *.v
vlog *.sv

#================================================================
# Simulation settings 2020.4
#================================================================

vsim -quiet -debugDB -voptargs=+acc work.test

# Add waves
do wave.do

# Run simulation
run -all