今天大致了解了FPGA设计流程，并且学会新建工程，并学会用Verilog HDL代码实现2选1数据选择器的功能。
module try_first(
a,
b,
sel,
out
);
input a;
input b;
input sel;
output out;
assign out = (sel==0)?a:b;
endmodule
刚开始学，很多名称都不认识。
学习FPGA的过程，路漫漫其修远兮，吾将上下而求索。
我希望能够在5月份之前完成学习，要是能够同时保持上课状态清醒，且作业按时完成，不会知识及时巩固就好了，即使这并不可能…
今天大致了解了FPGA设计流程，并且学会新建工程，并学会用Verilog HDL代码实现2选1数据选择器的功能。
module try_first(
a,
b,
sel,
out
);
input a;
input b;
input sel;
output out;
endmodule
刚开始学，很多名称都不认识。
学习FPGA的过程，路漫漫其修远兮，吾将上下而求索。
我希望能够在5月份之前完成学习，要是能够同时保持上课状态清醒，且作业按时完成，不会知识及时巩固就好了，即使这并不可能…